Intel Diamond Rapids至强7处理器现身SiSoftware数据库 32核心配置采用18A-P工艺

8月6日消息，Intel下一代面向数据中心的Diamond Rapids至强7处理器首次在SiSoftware数据库中现身。该芯片搭载32核心、64MB二级缓存和240MB三级缓存，基于18A-P工艺制造。

工程样品细节

这颗处理器运行在代号Johnson City的Oakstream参考评估平台上，主频仅为1.1GHz，属于早期工程样品。但其露面证实Intel 18A-P工艺已进入流片测试阶段。

产品规划与市场定位

Diamond Rapids是Granite Rapids（至强6）的继任者，面向数据中心高性能计算。该系列最高支持192核心、16通道内存以及PCIe 6.0互联。Intel将其直接对标AMD基于Zen 6架构的EPYC Venice和Verano系列。

SiSoftware数据库显示：32核心、64MB二级缓存、240MB三级缓存，基于18A-P工艺。

• 核心数：32（工程样品）
• 二级缓存：64MB
• 三级缓存：240MB
• 工艺：Intel 18A-P
• 平台：Johnson City（Oakstream参考评估平台）
• 主频：1.1GHz

“流片测试”是芯片研发的关键环节，指设计完成后由代工厂试生产少量工程样品，用于验证电路功能和工艺可靠性。本次Diamond Rapids现身，标志着Intel 18A-P工艺已进入该阶段。

直接竞争态势

随着Diamond Rapids进入流片测试，Intel与AMD在下一代数据中心CPU市场中的技术竞赛拉开序幕。两者分别以18A工艺和Zen 6架构直接对标，产品定位高度重合。

18A-P工艺节点披露：同功耗性能提升9% 同性能功耗降低18%

半导体制造工艺的增强版本18A-P的具体技术指标对外公开。该节点在保持与18A设计规则完全兼容的前提下，通过引入多项架构创新，实现了性能与功耗的双重优化。

18A-P相比18A：同功耗下性能提升约9%，同性能下功耗降低约18%。

Power Boost技术加持 背面供电首现双触点架构

18A-P在原有GAA晶体管与背面供电技术的基础上，新增了Power Boost技术。同时，该节点首次通过PowerVia背面供电为NMOS和PMOS晶体管实现了双触点架构——这是业界第一次实现这一设计。

这一架构带来的直接好处是：在不改变封装面积的前提下，晶体管在功耗受限的场景中也能获得更高的运行频率。背面供电与双触点相结合，使得能效优化与频率提升不再相互制约。

设计规则完全兼容 IP与流程直接复用

18A-P与18A在设计规则上保持完全一致。现有基于18A开发的IP模块以及设计流程，均可直接迁移至18A-P节点使用，无需额外适配。这种向后兼容的设计，有助于降低客户的升级门槛与时间成本。

• 同功耗性能提升：约9%
• 同性能功耗降低：约18%
• 新技术节点：Power Boost、PowerVia背面供电双触点
• 兼容性：设计规则完全兼容，IP和流程直接复用

240MB三级缓存在32核心的配置上已经不算小了，不过还不是Intel的最高纪录，Granite Rapids至强6730P曾给到288MB。AMD那边，32核心的EPYC 9005三级缓存是256MB，因此预计Intel在更高配置的型号上还会进一步加大缓存。数据中心CPU的竞争格局方面，AMD基于Zen 6架构的EPYC Venice和Verano家族最高256核心，采用台积电2nm工艺，计划今年第三到第四季度上市。AMD预计今年数据中心CPU收入份额将超过50%，而Diamond Rapids则要等到明年才能发布，面对AMD的先发优势压力不小。另外Intel还会在Diamond Rapids之后的Coral Rapids恢复SMT超线程支持。