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JEDEC批准SPHBM4标准，引脚数降至HBM4的五分之一，速率提升约300

摸鱼不慌
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6月23日，国际半导体标准组织JEDEC正式批准新一代高带宽内存标准SPHBM4（编号JESD330-4），该标准在保留接近HBM4级别带宽的前提下，将信号引脚数压缩至现有HBM4方案的约五分之一，同时通过提高每引脚速率补偿带宽损失，从而降低对昂贵先进封装的依赖。

标准核心参数：引脚与速率逆向调整

根据JEDEC公布的规格，HBM4拥有约2000个信号引脚，每引脚速率约11 Gbps，总带宽为2.8 TBps。SPHBM4则将信号引脚数降至约400个，约为HBM4的五分之一；同时将每引脚速率提升至约44 Gbps，较HBM4提高约300%，以此维持接近2.8 TBps的总带宽水平。

“SPHBM4通过使用标准基板，减少复杂封装依赖，把信号引脚数降到约现有HBM4方案的1/5，同时用约4倍的信号速度补偿带宽。”——JEDEC文档描述

技术路径：降低先进封装门槛

现有HBM方案的成本瓶颈之一在于配套封装。当前主流设计通常依赖中介层、先进基板和复杂的封装工艺，这些条件抬高了GPU、AI加速器和HPC芯片的制造难度，也限制了量产能力。SPHBM4采用标准封装与标准基板，显著降低对上述先进封装工艺的依赖，有望简化生产流程。

该标准由JEDEC下属的DRAM委员会JC-42.2讨论后，提交董事会并获最终通过。SPHBM4主要面向AI加速器、高性能计算等对带宽要求高但同时对成本敏感的领域。

行业影响：加速器制造门槛或降低

由于SPHBM4允许厂商使用更经济的封装方案，而无需采用昂贵的硅中介层或先进基板，相关芯片的制造成本有望下降。这对于目前受制于封装产能和良率的AI芯片厂商而言，可能意味着更灵活的生产选择。不过，该标准的具体商业化落地时间尚未披露。

  • SPHBM4信号引脚数约400个，仅为HBM4（约2000个）的1/5；
  • 每引脚速率提升至约44 Gbps，较HBM4提高约300%；
  • 标准基板封装替代中介层与先进基板，降低对复杂封装工艺的依赖；
  • 适用于AI加速器、高性能计算等场景。
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