三星电子实现全球首次42纳米栅极间距3D堆叠晶体管结构

6月17日，三星电子对外披露一项半导体研发进展，其半导体研发中心研究人员在全球首次实现栅极间距为42纳米的3D堆叠晶体管结构。

技术参数与学术评审结果

该成果的核心数据指标锁定在42纳米。此数值代表晶体管内部栅极元件之间的物理距离尺度。3D堆叠晶体管结构则指代将电路元件由二维平面布局转化为垂直方向叠加的架构形态。两项参数结合，构成了此次技术验证的基础。

此项结构形态的明确界定，为半导体器件微观排布提供了可量化的参照标准。

研究成果近期被选为在日本京都举行的2026年VLSI研讨会最佳论文。

• 发布主体：三星电子。
• 执行团队：半导体研发中心研究人员。
• 核心参数：42纳米栅极间距。
• 评审结果：2026年VLSI研讨会最佳论文。

成果归属与展会信息

日本京都将作为该学术会议的举办地点。2026年VLSI研讨会针对前沿器件架构设立专项评审通道。入选最佳论文表明该项微观结构设计方案已满足国际学术会议的发表门槛。

三星电子将垂直堆叠技术扩展至逻辑半导体领域

三星电子宣布，已将此前专用于存储半导体的垂直堆叠概念，正式延伸至逻辑半导体研发中。此次技术路径的调整，旨在利用既有的堆叠架构经验，进一步突破芯片开发的物理边界。

存储技术演进路径

在存储半导体的发展进程中，企业先后推出了多项标志性成果。针对NAND闪存领域，三星电子通过V-NAND技术成功突破存储容量限制。在DRAM领域，其通过堆叠多颗芯片的HBM技术，在人工智能时代引领核心内存市场。

技术延续与现场表述

三星电子半导体研发中心权旭贤对此进行了具体说明。回顾多位资深研究人员的开发历程，他们通过垂直堆叠结构突破了面积限制，NAND闪存中的V-NAND和DRAM中的HBM是典型代表，这一发展趋势已自然延续到逻辑半导体。

垂直堆叠概念在此处特指突破平面面积限制的芯片构造方式，其核心逻辑在于通过立体层叠方案替代传统平面扩展路径，以在有限空间内实现效能提升。

随着人工智能时代对核心内存市场需求的扩大，该技术路线向逻辑半导体的延伸，直接为后续芯片产品的空间优化与效能迭代提供了明确的工程实现路径。

• 垂直堆叠概念已从存储半导体正式扩展至逻辑半导体
• V-NAND技术有效突破了NAND闪存领域的容量限制
• HBM技术凭借多芯片堆叠方式在人工智能时代占据市场优势
• 资深研发人员确认该技术趋势已自然延续至逻辑器件

三星研发实现42纳米栅极间距晶体管 垂直堆叠技术推进商用

三星电子半导体研发中心团队完成逻辑半导体结构升级，实现42纳米栅极间距。该尺寸已突破业界现有48纳米的最小标准。

垂直堆叠结构突破平面布局瓶颈

现有逻辑半导体依赖平面并排放置晶体管以提升集成度。器件间距缩小会导致绝缘体变薄，低于一定水平后绝缘效果消失，电干扰难以防止。研究团队通过上下堆叠方案消除水平限制。

技术逻辑拆解：平面布局依赖水平方向扩展晶体管间距，而垂直堆叠通过将器件向上延伸，突破绝缘体变薄导致的电干扰临界值，使集成度提升不再受水平空间限制。

新架构实现全球首次直接连接

研发团队在垂直堆叠结构中应用了直接连接上下晶体管的设计，进一步推高集成度。研究团队确认，42纳米是业界迄今为止实现的最小晶体管尺寸，该直接连接上下晶体管的结构亦为全球首次实现。

• 栅极间距压缩至42纳米，较业界48纳米下限继续收窄。
• 上下晶体管直接连接结构完成技术验证。

适配人工智能与高性能计算需求

垂直堆叠结构允许在相同面积内放置更多晶体管。该特性匹配人工智能时代客户对更小面积、更低功耗和更高性能的要求。技术落地将直接增强相关领域的半导体竞争力。

后续推进实际产品应用研究

基于当前研究成果，三星电子计划继续开展实际产品应用的后续研究。团队将当前技术阶段定位为制作砖块，未来将通过持续推进商业化研究完成产品构建。

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