三星发布2030年V-NAND路线图 计划通过晶圆键合突破1000层

在2026年VLSI研讨会上，三星公布了面向2030年的V-NAND技术发展路线图。核心方案是采用CMB技术，将两块450层NAND晶圆键合为一体，以此构建900至1000层以上的堆叠结构。

CMB晶圆键合技术：从8TB到32TB的容量跃升

据MoreThanMoore的Ian Cutress博士分析，通过该技术方案，目前8TB容量的QLC SSD有望提升至32TB。这一容量增长主要源于层数翻倍带来的存储密度增加。

“将两块450层晶圆键合，可构建900至1000层以上的堆叠结构。”

NAND行业当前处于400层时代

从三星展示的路线图来看，NAND行业刚刚步入400层时代。具体时间规划为：2029年实现420层，2030年突破560层，随后在下一个十年初期冲击1000层以上。

关键技术与时间节点

• CMB技术：通过晶圆键合实现多层堆叠，而非单一芯片内垂直堆叠。
• 2029年：420层NAND
• 2030年：560层NAND
• 2030年代初期：1000层以上NAND

CMB技术（Chip-to-Wafer Bonding）是一种晶圆级键合工艺，将两块独立的NAND晶圆通过物理连接整合为一体，从而实现层数的成倍叠加。该技术不同于传统3D NAND的单芯片垂直堆叠方式，能够在现有工艺基础上快速提升存储容量。

三星以Upper Chuck Design与Overlay Correction应对晶圆翘曲挑战

半导体多层堆叠工艺中，晶圆翘曲成为制约良率的核心难题。三星通过专用夹具设计与层间对位修正技术，为后续层数扩展提供解决方案。

堆叠应力引发晶圆弯曲

层数越堆越高带来的首要挑战是晶圆翘曲。层数越多，堆叠应力越大，晶圆在制造过程中容易发生弯曲变形，导致光刻对准失败和良率骤降。

Upper Chuck Design：专用夹具控制翘曲

Upper Chuck Design是一种专用的上夹具设计，通过机械结构抑制晶圆在制造过程中的弯曲变形，从而降低应力对工艺的影响。

Overlay Correction：修正层间对位误差

Overlay Correction技术用于修正因晶圆翘曲导致的层间对位误差。该技术通过调整光刻对准系统，补偿位移偏差，提升多层堆叠的精度。

这一组合方案为后续层数扩展留出了工艺空间，有望推动半导体堆叠技术的进一步发展。

三星采用芯片键合技术突破NAND堆叠瓶颈 原型瞄准900层以上

随着NAND闪存单芯片堆叠层数逼近物理极限，三星选择CMB方案作为技术替代路径。该方案将两块独立的450层NAND芯片通过键合工艺拼接为一体，等效实现900层以上的总层数，从而绕过单芯片堆叠的固有瓶颈。

CMB方案：键合工艺解决层数上限问题

CMB（Chip-to-Chip Bonding）技术核心在于将两片已独立完成的NAND芯片通过高精度键合工艺结合。目前该技术仍处于原型阶段，从原型到量产仍需解决键合精度、热膨胀匹配和量产良率等工程问题。键合工艺的本质是通过物理或化学方式将两个芯片的金属触点对准并连接，以实现电气和机械统一。

单芯片继续往上堆叠终究有物理极限，这正是三星选择CMB方案的原因。

竞争格局：SK海力士量产领先 长江存储扩产卡位

在量产进度方面，SK海力士以321层NAND领先行业，是首家实现量产的厂商。国产长江存储同样值得关注，目前已量产294层和232层NAND产品，并正在大规模投资新建晶圆厂，计划将晶圆产能翻倍。

在AI超周期导致存储供需缺口持续扩大的背景下，长江存储的扩产时机恰好卡在了市场最缺货的窗口期。这一产能扩张计划将直接影响全球NAND供应格局，尤其是弥补由AI需求激增带来的中高端存储缺口。

• 三星CMB方案通过键合实现等效900层以上，绕开单芯片堆叠物理极限。
• SK海力士以321层量产领先，长江存储量产294层和232层并扩产。
• AI超周期加剧供需缺口，长江存储扩产时机对准市场窗口期。